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게이트 된 SR 래치 이해 : 진실 테이블, 회로 및 작업 원리

게이트 된 SR 래치는 한 번의 데이터를 저장하는 간단한 회로입니다.활성화 또는 시계 신호가 켜져있을 때만 작동하므로 기본 SR 래치보다 더 안정적입니다.이 기사는 작동 방식, 논리 게이트, 기호 및 진실 테이블, 타이밍, PLC에서의 사용, 사용되는 기본 SR 래치, 사용 방법 및 장단점과 어떻게 다른지, 장단점으로 구축 된 방법을 설명합니다.

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그림 1. 게이트 SR 래치

게이트 SR 래치 란 무엇입니까?

클럭킹 또는 동기식 SR 래치라고도하는 게이트 된 SR 래치는 활성화 신호 (또는 클럭/제어 입력)를 포함하는 기본 SR 래치의 개선 된 버전입니다.이 활성화 신호가 활성화 될 때만 출력이 변경되어 제어되고 시간이 지정된 방식으로 업데이트가 발생할 수 있습니다.

이 설계는 종종 간단한 SR 래치에서 볼 수없는 예측할 수없는 동작을 방지하여 타이밍 제어없이 즉시 입력 변경에 반응합니다.Latch는 Enable 신호를 게이트로 사용하여 데이터 저장 및 검색을 동기화합니다.

게이트 된 SR 래치 회로

GATED SR 래치를 사용하여 및 및 게이트를 사용합니다

그림 2. Nor and 및 Gates를 사용한 게이트 SR 래치

이 설계는 및 및 게이트의 조합을 사용하여 하나의 데이터를 저장합니다.회로에는 세 가지 입력이 포함되어 있습니다 : set (s), reset (r) 및 clock (clk).저장된 값과 그 역을 나타내는 두 가지 상보 적 출력 Q와 Q주를 생성합니다.

및 게이트는 필터 역할을합니다.CLK가 높은 경우에만 세트 및 재설정 입력이 NOR 기반 메모리 코어에 도달 할 수 있도록합니다 (논리 1).CLK가 낮 으면 및 게이트는 변경 사항을 차단하고 래치는 이전 상태를 유지합니다.

크로스 커플 링 또는 게이트는 핵심 메모리 요소 인 피드백 루프를 형성합니다.이 루프는 새로운 유효한 입력이 그것을 무시할 때까지 회로가 현재 상태를 "기억"하도록 보장합니다.

NOR 및 LATCH의 작동 :

• 설정 조건 : s = 1, r = 0, clk = 1 → Q는 1로 강제됩니다 (래치 저장량).

• 재설정 조건 : r = 1, s = 0, clk = 1 → Q는 0으로 강제됩니다 (래치 저장소가 낮음).

• 보류 조건 : S = 0, r = 0, clk = 1 → Q는 이전 값을 유지합니다 (변경 없음).

• 잘못된 조건 : S = 1, r = 1 → Q는 정의되지 않은 상태로 들어갑니다 (피해야 함).

NAND 게이트를 사용한 게이트 SR 래치

그림 3. NAND 게이트를 사용한 게이트 SR 래치

NAND 기반 게이트 SR 래치는 동일한 원칙에서 작동하지만 논리를 NAND 논리로 대체하거나 대체합니다.여전히 s, r 및 clk 입력을 가지고 있으며 보완 출력 q와 q̅을 생성합니다.

NAND 게이트는 CLK가 활성화 될 때만 (높음) 상태를 수정하고 재설정 할 수 있도록합니다.크로스 커플 링 된 NAND 게이트는 출력을 NOR 버전과 유사한 마지막 상태로 고정시킵니다.

NAND 기반 래치 작동 :

• 설정 조건 : s = 1, r = 0, clk = 1 → q = 1.

• 재설정 조건 : r = 1, s = 0, clk = 1 → q = 0.

• 홀드 조건 : S = 0, r = 0, clk = 1 → Q는 현재 상태를 유지합니다.

• 잘못된 조건 : S = 1, r = 1 → Q는 정의되지 않습니다.

게이트 SR 래치의 상징

그림 4. 게이트 된 SR 래치의 상징

게이트 된 SR 래치의 기호는 세트 (들), 재설정 (r) 및 enable (e), q 및 q̅의 세 가지 입력을 보여줍니다.행동은 간단합니다.e가 높으면 래치가 s 및 r 입력에 응답합니다.e가 낮 으면 래치는 입력 변경을 무시하고 현재 출력을 유지합니다.

게이트 된 SR 래치 진실 테이블

활성화 (e)	set (들)	재설정 (R)	다음 Q	설명
0	엑스	엑스	큐	래치 비활성화
1	0	0	큐	상태를 유지하십시오
1	1	0	1	상태를 설정하십시오
1	0	1	0	상태를 재설정하십시오
1	1	1	-	정의되지 않은 상태

e = 0 일 때, 래치는 아무것도하지 않습니다.Q는 단순히 이전의 가치를 보유합니다.

게이트 된 SR 래치의 타이밍 다이어그램

그림 5. 게이트 된 SR 래치의 타이밍 다이어그램

타이밍 다이어그램은 래치 또는 플립 플롭이 시간이 지남에 따라 입력 신호 (이 경우 S, R 및 CLK)에 어떻게 반응하는지 보여줍니다.게이트 된 SR 래치의 경우, 출력 Q 및 Qˉ가 변경 될 때 클록 신호 (CLK)가 제어됩니다.

1. T1에서 :

클록 신호는 clk = 1이고, 설정 입력 s = 0. r = 1 (재설정 활성), 래치는 재설정되고 q = 0 인 반면 qˉ = 1.

2. T2에서 :

Clk는 여전히 1으로 전환됩니다. 이는 설정 조건을 활성화하여 Q가 1 및 Qˉ로 0으로 전환됩니다.

3. T3에서 :

시계는 0으로 떨어집니다.이 시점에서 래치는 "동결"되어 Q와 Qˉ가 S 또는 R의 변화에 관계없이 현재 값을 유지합니다. 게이트 래치 업데이트는 CLK = 1 일 때만 출력됩니다.

4. T4에서 :

CLK는 1로 다시 상승하고 출력 q와 qˉ은 다시 S와 R의 현재 상태에 반응합니다. 예를 들어 r = 1과 s = 0이면 q는 0으로 재설정됩니다.

사다리 논리의 게이트 SR 래치

그림 6. 사다리 논리의 게이트 SR 래치

프로그래밍 가능한 로직 컨트롤러 (PLC)에서는 메모리 함수에 래칭 회로가 중요합니다.게이트 된 SR 래치는 위에 표시된 것처럼 사다리 로직 다이어그램을 사용하여 구현할 수 있습니다.

이 회로에서 :

• CR1은 세트 릴레이 역할을합니다.

활성화 (E)와 S가 모두 활성화되면 (로직 하이) CR1이 활력을 불어 넣어 출력 Q를 높이 (1)로 설정합니다.

• CR2는 재설정 릴레이 (R) 역할을합니다.

E와 R이 모두 활성화되면 CR2가 활력을 불어 넣어 Q를 낮게 재설정합니다 (0).

• 활성화 (e)는 게이트 신호 역할을하여 래치가 E가 높을 때만 S 또는 R에 응답하도록합니다.

e가 낮을 때 상태 변경이 발생하지 않으며 Q는 이전 상태를 유지합니다 ( "래치").

게이트 SR 래치와 기본 SR 래치의 차이

측면	기본 SR 걸쇠	게이트 SR 걸쇠
제어 신호	활성화 입력 없음;S와 R에 의해 직접 제어	제어 작업을위한 활성화 (e) 입력을 포함합니다.
응답	S 또는 R 입력으로 즉시 출력이 변경됩니다.	활성화 (E)가 활성화 된 경우에만 출력이 변경됩니다.
동기화	비동기 적으로 작동합니다.	Enable 신호와 동기식으로 작동합니다.
타이밍 제어	특정 타이밍 제어가 없습니다.	타이밍은 활성화 또는 시계 신호에 의해 조절됩니다.
결함 방지	원치 않는 상태 변화에 취약합니다.	활성화를 요구하여 결함을 줄입니다.
설계 복잡성	단지 NOR 또는 NAND 게이트가있는 간단한 구조.	추가 제어 입력으로 인해 약간 더 복잡합니다.
출력 안정성	입력이 다를 때 출력은 예기치 않게 변경 될 수 있습니다.	활성화가 낮을 때 출력은 안정적으로 유지됩니다.
플립 플롭에 대한 적합성	클럭 플립 플롭 디자인에는 이상적이지 않습니다.	시계 플립 플롭을 만드는 기초로 사용됩니다.
응용 프로그램	작은 논리 회로 및 간단한 메모리 저장.	순차적 논리, 메모리 단위 및 클럭 시스템.
전력 소비	게이트가 적기 때문에 약간 낮습니다.	추가 제어 로직으로 인해 약간 더 높습니다.

게이트 된 SR 래치 장점 및 제한

장점

• 제어 및 예측 가능한 상태 변경이 바이너리 스토리지에 신뢰할 수 있도록합니다.

• 몇 가지 기본 논리 게이트 만 필요한 간단한 디자인.

• 동기 회로와 쉽게 빌딩 블록으로 쉽게 통합됩니다.

• 게이트 요구 사항이 최소화되어 하드웨어 비용이 낮습니다.

• 입력으로 출력이 빠르게 변경되므로 빠른 응답 시간 (게이트 지연으로 제한).

• 플립 플롭, 레지스터 및 메모리 시스템을 구축하기위한 토대 역할을합니다.

• 개념적으로 이해하기 쉽기 때문에 순차적 회로에 대해 배우는 데 이상적입니다.

제한

• S와 R 입력이 모두 높을 때 정의되지 않거나 유효하지 않은 동작.

• 레벨 트리거 된 특성으로 인한 입력 글리치 또는 노이즈에 민감합니다.

• 잘못된 입력 조건을 방지하기 위해 복잡한 설계에 추가 로직이 필요합니다.

• 에지 트리거 플립 플롭에 비해 고속 시스템에서 정확한 타이밍에 대해 덜 신뢰할 수 있습니다.

• 자체적으로 제한된 기능은 추가 구성 요소 없이는 하나 이상의 비트를 저장할 수 없습니다.

• 입력이 동시에 또는 매우 가깝게 변경되는 경우 인종 조건의 위험.

결론

게이트 된 SR 래치는 데이터를 안전하고 제어 된 방식으로 저장하기 때문에 디지털 회로의 중요한 부분입니다.글리치를 피하고 시계 타이밍이있는 신호와 일치하며 플립 플롭 및 메모리 유닛과 같은 더 복잡한 회로를 구축하는 데 유용합니다.디자인은 간단하며 데이터 보유, 신호 청소 및 제어 신호 유지와 같은 작업에 적합합니다.그러나 설정 및 재설정 입력이 동시에 활성화되면 문제가 발생할 수 있으며 노이즈에 민감 할 수 있습니다.또한 약간의 데이터 만 저장하므로 더 크거나 빠른 시스템을 위해 추가 부품이 필요합니다.