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EPLDS (Erasable Programmable Logic Devices) : 설계 및 응용 프로그램 안내서

이 안내서는 통합 회로의 유연하고 재사용 가능한 기술 인 EPLD (Erasable Programmable Logic Devices)를 소개합니다.전통적인 프로그래밍 가능한 장치와 달리 EPLD는 여러 번 재구성 될 수 있으므로 디자인 요구를 발전시키는 데 이상적입니다.우리는 그들의 기능, 통신 및 자동차와 같은 산업 분야의 응용 프로그램 및 현대 전자 장치에서 이러한 다재다능한 장치를 사용할 때 고려해야 할 주요 요소를 탐색 할 것입니다.

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개요

1980 년대 중반 Aitera가 소개 한 EPLD (Erasable Programmable Logic Devices)는 GENERIC Array Logic (GAL)과 같은 유사한 장치의 기능을 능가하는 높은 통합 밀도 및 유연성을 갖춘 프로그래밍 가능한 논리를 혁신했습니다.EPLD는 단일 칩 내에서 더 넓은 범위의 논리 기능을 가능하게하여 다양한 응용 프로그램에 대해 다재다능하고 효율적입니다.재 프로그래밍 가능성을 통해 신속한 프로토 타이핑이 필요한 통신 및 자동차와 같은 산업의 주요 장점 인 하드웨어를 교체하지 않고 디자인을 조정할 수 있습니다.EPLDS의 소형 설계 및 저전력 소비는 임베디드 시스템 및 휴대용 장치에 이상적이며 현대 디지털 로직 설계에서 기술적이고 실용적인 이점을 강조합니다.

PLD 장치 설계 단계

프로그래밍 가능한 로직 장치 (PLD)를 설계하려면 기능적이고 효율적인 설계를 만들기위한 몇 가지 단계가 필요합니다.

프로세스가 시작됩니다 회로 로직 함수 정의.이는 회로도 또는 하드웨어 설명 언어 (HDL)를 사용하여 수행 할 수 있습니다.회로도는 기본 논리 회로를 시각화하는 간단한 방법을 제공하지만 복잡한 설계를 처리하는 데 덜 효과적입니다.대조적으로, HDL은 논리 기능을 설명하는보다 간결하고 유연한 방법을 제공하여 현대 PLD 디자인에 선호되는 선택입니다.

다음으로 디자이너는 적합한 것을 선택합니다 그들의 프로젝트에 대한 HDL.인기있는 옵션에는 Abel, VHDL 및 Verilog가 있습니다.Abel은 부울 방정식과 진실 테이블을 사용하기 때문에 카운터 나 인코더와 같은 더 간단한 디자인에 이상적입니다.VHDL은 더 체계적이며 복잡한 논리를 처리하는 데 탁월하여 복잡한 프로젝트에 적합합니다.Compact, C와 같은 구문을 갖춘 Verilog는 논리 설계 및 시뮬레이션 모두에 적합하므로 고급 응용 프로그램을위한 다목적 옵션입니다.HDL의 선택은 프로젝트의 복잡성과 특정 요구 사항에 따라 다릅니다.

로직 함수가 정의되면 다음 단계는 다음과 같습니다. 프로그래밍 및 시뮬레이션.특수 소프트웨어는 설명 된 논리를 컴파일하여 부울 표현식으로 변환 한 다음 JEDEC (JED) 파일로 저장됩니다.설계가 하드웨어로 전송되기 전에 소프트웨어 내에서 시뮬레이션이 수행되어 논리가 의도 한대로 작동하는지 확인합니다.이 시뮬레이션 단계는 설계가 성능 사양을 충족하고 구현 중 오류 가능성을 줄이기 때문에 중요합니다.

마지막으로, 디자인은입니다 PLD 장치에 다운로드.여기에는 Proms, Eeproms, Gals, CPLD 또는 PAL과 같은 PLDS에 파일을 작성하도록 특별히 설계된 장치 인 프로그래머를 사용하여 Jedec 파일을 하드웨어로 전송하는 것이 포함됩니다.프로그래머는 병렬 포트를 통해 컴퓨터에 연결하고 디자인을 하드웨어에 정확하게로드합니다.이 단계는 프로세스를 완료하여 디지털 모델에서 설계를 물리적 인 기능 장치로 변환합니다.

PLD 설계 프로세스에는 논리 기능 정의, 적절한 HDL 선택, 디자인 프로그래밍 및 시뮬레이션 및 최종 디자인을 하드웨어로 다운로드하는 네 가지 주요 단계가 포함됩니다.각 단계는 장치의 성공과 신뢰성을 보장하는 데 중요한 역할을합니다.도구와 방법이 계속 발전함에 따라 PLD 디자인은 점점 더 복잡한 응용 프로그램을 처리 할 수있는 유연하고 효율적이며 처리 할 수 ​​있습니다.